Reduzierung der Kommunikation in TTA-Verbindungsnetzen mittels Laufzeitanalyse

Die meisten der derzeit verfügbaren Frameworks für die Synthese von applikationsspezifischen Prozessoren nutzen, genauso wie auch Hardware Software CoDesign Umgebungen, hardwareseitig RISC basierte Templates oder Erweiterungen für Standard RISC-Prozessoren. Eigenschaften wie Out-of-Order Execution oder Bypassing beschränken die Erweiterbarkeit jedoch. Unser Designansatz für Applikationsspezifische Prozessoren mit hoher Parallelität auf Befehlsebene basiert daher auf einer kontrollflussgesteuerten Datenflussarchitektur, die sowohl Eigenschaften von transportals auch von operationsgesteuerten Architekturen kombiniert. Es soll gezeigt werden, wie mit Hilfe der dynamischen Analyse der abzubildenden Applikation die inheränte Parallelität und Flexibilität der transport triggered architecture (TTA) genutzt wird, um den Entwurfsraum zu untersuchen und die Synthese des Zielprozessors vorzubereiten. Weiterhin wird die Erweiterung der TTA um verteilte Registerfiles vorgestellt, deren Verwendung zu einer Entlastung bei der Ergebnisweiterleitung und somit der Bedingungen bei der Ablaufplanung führt. Die Analysetechniken und die eingeführten Architekturmerkmale führen zusammen genommen zu einer erhöhten Flexibilität bei der Codegenerierung und einem höheren Durchsatz, ohne eine Mehrbelastung des für TTA typischen Netzwerks.